亞微米和深亞微米IC中的ESD保護結構研究.pdf

1、ESD（靜電放電）引起IC（集成電路）產品失效已占到IC產品失效的40％，它已成為影響集成電路可靠性的一項重要因素。因此，要使芯片具有高的質量和可靠性就必須解決ESD問題。隨著CMOSIC特征尺寸的不斷減小，工藝技術的不斷發(fā)展以及新材料的引入都可能對ESD防護產生負面影響。為實施對芯片的ESD保護，芯片的每一個管腳旁邊都需要放置防護電路。ESD防護電路在芯片正常工作時是不開啟的，只有當該芯片受到ESD沖擊時才進入工作狀態(tài)。本文在對ESD

2、產生機理、物理模型以及GGNMOS保護結構的分析基礎上，通過仿真取值，設計出一種針對芯片I/O管腳的柵極耦合MOS保護結構和版圖：另外，針對VDD—VSS和Pin—Pin兩種模式放電造成的內部電路靜電損傷情況，本文設計了一種由傳輸診測電路控制的STFOD保護結構和版圖，該結構具有觸發(fā)時間快且占用芯片面積較小的特點，能夠在芯片中充當有效的靜電釋放通道。最后本文根據(jù)本芯片的各個PAD性質和分布設計了一個全芯片的保護方案，并對版圖設計過程中的