6.25gbs時鐘數(shù)據(jù)恢復電路與鎖定指標電路設計

1、TheDesignof625Gb／sClockandDataRecoveryCircuitWithLockdetectorAThesisSubmiaedtoSoutheastUniversityFortheAcademicDegreeofMasterofEngineeringBYYangLinchengSupervisedbyProfFengJunSchoolofInformationScienceandEngineeringSouth

2、eastUniversityMarch2012摘要摘要隨著數(shù)字技術的發(fā)展，傳統(tǒng)的并行接口已經(jīng)難以滿足人們對速度的要求，由于Serdes技術有較強的抗噪聲與抗干擾能力、成本低、適合于高速傳輸?shù)葍?yōu)點，越來越受到人們的關注。如今Serdes技術廣泛應用于廣域網(wǎng)和局域網(wǎng)通信，時鐘數(shù)據(jù)恢復電路(CDR)是Serdes接收機中的重要模塊，因此研發(fā)具有我國自主產(chǎn)權的CDR芯片具有重要意義。本設計采用TSMCO18ItmCMOS工藝，完成了625Gb／

3、s半速率時鐘數(shù)據(jù)恢復電路。電路的鑒相器屬于Bangbang結構，速度快。鑒相器是由3個雙邊沿觸發(fā)器(DETFF)構成，需要一對正交時鐘。本設計還加入了鑒頻器，用以提高環(huán)路的捕獲范圍，該鑒頻器由2個正交的PD與1個雙邊沿觸發(fā)器構成。鑒相器的輸出與鑒頻器的輸出在vI轉(zhuǎn)換器中進行相減運算。VI轉(zhuǎn)換器的輸出經(jīng)過二階濾波器得到一個較平穩(wěn)的電壓，用以控制振蕩器的輸出頻率。振蕩器需要給鑒頻鑒相器提供4路時鐘信號，因此本設計采用了4級環(huán)形振蕩器，并采用

4、了負延遲技術來提高輸出頻率。本設計根據(jù)PottNick鑒頻鑒相器的原理，設計了一個新型的適用于半速率CDR電路的鑒頻鑒相器，如果輸入的數(shù)據(jù)速率達到125Gb／s，先前的PFD中DETFF的保持時間與建立時間難以達到要求，因此該PFD就完成不了鑒相的工作。而此新型PFD中只包含D觸發(fā)器(DFF)，對保持時間與建立時間的要求沒那么嚴格，仿真表明新型PFD是完全可以工作在如此高的速率。本設計增加了鎖定指示電路來檢測環(huán)路是否鎖定，以通知下級數(shù)字