TSV與MOSFET噪聲耦合效應(yīng)表征與抑制方法研究.pdf

1、隨著集成電路的高速發(fā)展，三維集成技術(shù)（Three-Dimensional Integration）由于其良好的應(yīng)用前景受到了廣泛的研究和關(guān)注?；诠柰祝═SV）技術(shù)的三維集成芯片在性能、功能、小型化和成本方面具有巨大優(yōu)勢(shì)，是目前實(shí)現(xiàn)三維集成的主要方式。但是由于TSV與襯底之間存在寄生電容，當(dāng)TSV中流過(guò)信號(hào)時(shí)，在襯底中會(huì)產(chǎn)生耦合噪聲。而襯底噪聲會(huì)導(dǎo)致有源區(qū)中的MOSFET器件的閾值電壓和飽和電流發(fā)生變化，對(duì)電路的性能和功能產(chǎn)生影響，最

2、終導(dǎo)致整個(gè)芯片系統(tǒng)的可靠性降低。TSV與MOSFET噪聲耦合效應(yīng)引起的可靠性問(wèn)題嚴(yán)重影響了三維集成技術(shù)的發(fā)展和實(shí)際應(yīng)用。
　　本文針對(duì)三維集成中的硅通孔技術(shù)從TSV-襯底噪聲耦合機(jī)理、TSV-襯底結(jié)構(gòu)參數(shù)對(duì)噪聲的影響、噪聲引起MOSFET特性變化研究以及噪聲抑制的方法幾個(gè)方面展開(kāi)深入研究。主要的工作可以概括為：⑴在TSV集成技術(shù)和工藝技術(shù)深入學(xué)習(xí)的基礎(chǔ)上，分析TSV的寄生效應(yīng)，并基于TSV-襯底R(shí)C單元集總模型進(jìn)行襯底噪聲優(yōu)化，從

3、模型的角度出發(fā)研究TSV對(duì)襯底噪聲的影響。⑵在詳細(xì)闡述TSV-襯底耦合噪聲的產(chǎn)生和傳播機(jī)理的基礎(chǔ)上，通過(guò)TCAD仿真分析了TSV的一些重要設(shè)計(jì)參數(shù)對(duì)TSV-襯底噪聲耦合效應(yīng)的影響。此外，分析了TSV的非理想效應(yīng)以及信號(hào)頻率和翻轉(zhuǎn)時(shí)間對(duì)TSV-襯底噪聲耦合效應(yīng)的具體作用。最后，根據(jù)以上結(jié)論，給出具有實(shí)用價(jià)值的設(shè)計(jì)指導(dǎo)意見(jiàn)。⑶分析襯底結(jié)構(gòu)和襯底摻雜濃度對(duì)耦合噪聲的作用，并討論了襯底中不同特征尺寸和偏壓下MOSFET對(duì)襯底噪聲的影響。最后介紹