基于數字噪聲耦合技術的連續(xù)時間和離散時間混合∑Δ ADC的研究.pdf

1、隨著通信和多媒體市場的快速增長，數字化成為一種趨勢，越來越多的模擬處理技術被數字技術取代。模數轉換器(Analog to Digital Converter，ADC)作為模擬域和數字域的橋梁，廣泛應用于各類電子設備中?！啤鰽DC采用以速度換精度策略，結合過采樣和噪聲整形兩大技術，大幅提高了轉換精度。在精度要求較高的通信、儀器儀表測量、高品質音頻等系統(tǒng)中，∑△ADC成了首選ADC結構。∑△ADC雖然在精度上有很大優(yōu)勢但是卻存在著功耗大的問

2、題，尤其是在產品對低功耗的要求越來越嚴格的情況下，∑△ADC的功耗問題更加突出。同時滿足高精度和低功耗的設計要求是∑△ADC發(fā)展的一種必然趨勢。降低∑△ADC功耗的方案有很多，其中連續(xù)時間系統(tǒng)和提高量化器的比特數這兩種方案應用最廣泛。但是這兩種方案都存在著一定的局限性。
　　本文以降低∑△ADC的功耗為出發(fā)點，對上述兩種方案中的局限性進行改進，提出了基于數字噪聲耦合技術的連續(xù)時間和離散時間混合的∑△ADC架構。采用連續(xù)時間和離散時

3、間相結合的混合結構，既保留了連續(xù)時間結構低功耗的優(yōu)勢，又克服了其系數不精確、設計復雜的難點。采用數字噪聲耦合技術能在提高量化器比特數的情況下不增加動態(tài)元件匹配(Dynamic ElementMatching，DEM)的邏輯復雜度。與此同時，提出了開關電容補償的方法來解決混合架構中因采樣導致積分器增益損失的問題。
　　根據上述研究思路，從兩個方面對所提出的架構進行了分析與驗證。一方面，通過分析與計算，確定了具體的架構模型并進行行為級

4、仿真與驗證。同時，對電路實現(xiàn)中的非理想因素，包括運放的有限增益帶寬積、運放的轉換速率、積分器泄露、積分器增益誤差、數模轉換器的非線性以及數字噪聲耦合對電路帶來的非理想因素等，進行了建模與分析，為電路實現(xiàn)提供相關依據。另一方面，在上述分析的基礎上，進行了系統(tǒng)電路的設計與驗證。整個電路在SMIC180nm CMOS(Complementary Metal Oxide Semiconductors, CMOS)工藝下實現(xiàn)，第一級連續(xù)時間積分器