時(shí)序成品率優(yōu)化與直角多邊形生成方法研究.pdf

1、隨著集成電路特征尺寸的持續(xù)減小,芯片的工藝參數(shù)發(fā)生嚴(yán)重的偏差。工藝偏差對集成電路時(shí)序分析己具有嚴(yán)重影響。工藝偏差的精確建模是統(tǒng)計(jì)時(shí)序分析的前提條件。片內(nèi)偏差是工藝偏差的一部分,是影響芯片性能的主要因素之一,具有空間相關(guān)性。隨著工藝尺寸的持續(xù)下降,片內(nèi)偏差空間相關(guān)性日益復(fù)雜,傳統(tǒng)方法采用的參數(shù)化方法難以正確描述相應(yīng)的相關(guān)函數(shù);同時(shí)最近的研究發(fā)現(xiàn)片內(nèi)偏差空間相關(guān)性在不同方向上有不同的表現(xiàn),即各向異性。為提高片內(nèi)偏差空間相關(guān)性建模的準(zhǔn)確性,本

2、文提出一種非參數(shù)化的估計(jì)方法,并使用B樣條函數(shù)作為相關(guān)函數(shù)的基函數(shù),結(jié)果較好地符合樣本的統(tǒng)計(jì)特性。
　　時(shí)鐘偏差規(guī)劃是一種利用時(shí)鐘偏差來優(yōu)化電路性能的方法。時(shí)鐘周期最小化和時(shí)序失效概率最小化是時(shí)鐘偏斜規(guī)劃中兩個(gè)沖突的目標(biāo)。在考慮工藝偏差的因素下,傳統(tǒng)的成品率驅(qū)動(dòng)時(shí)鐘偏差規(guī)劃問題可以表述成一系列的最小比率環(huán)問題。然而該表述假定關(guān)鍵路徑延遲為高斯分布,此假設(shè)將不再適用于下一代的納米工藝。最近已有文獻(xiàn)提出了一個(gè)考慮非高斯分布的表述方法,