時序成品率優(yōu)化與直角多邊形生成方法研究.pdf

1、隨著集成電路特征尺寸的持續(xù)減小,芯片的工藝參數發(fā)生嚴重的偏差。工藝偏差對集成電路時序分析己具有嚴重影響。工藝偏差的精確建模是統(tǒng)計時序分析的前提條件。片內偏差是工藝偏差的一部分,是影響芯片性能的主要因素之一,具有空間相關性。隨著工藝尺寸的持續(xù)下降,片內偏差空間相關性日益復雜,傳統(tǒng)方法采用的參數化方法難以正確描述相應的相關函數;同時最近的研究發(fā)現片內偏差空間相關性在不同方向上有不同的表現,即各向異性。為提高片內偏差空間相關性建模的準確性,本

2、文提出一種非參數化的估計方法,并使用B樣條函數作為相關函數的基函數,結果較好地符合樣本的統(tǒng)計特性。
　　時鐘偏差規(guī)劃是一種利用時鐘偏差來優(yōu)化電路性能的方法。時鐘周期最小化和時序失效概率最小化是時鐘偏斜規(guī)劃中兩個沖突的目標。在考慮工藝偏差的因素下,傳統(tǒng)的成品率驅動時鐘偏差規(guī)劃問題可以表述成一系列的最小比率環(huán)問題。然而該表述假定關鍵路徑延遲為高斯分布,此假設將不再適用于下一代的納米工藝。最近已有文獻提出了一個考慮非高斯分布的表述方法,