變長重復(fù)播種BIST與SoC測試.pdf

1、隨著集成電路進(jìn)入系統(tǒng)芯片時(shí)代，集成電路的測試面臨著日益嚴(yán)峻的挑戰(zhàn)。與傳統(tǒng)的專用集成電路(application specific integrated circuits，ASIC)測試方法不同，系統(tǒng)芯片(System on Chip，SoC)及其IP核的測試面臨著更大的困難。據(jù)統(tǒng)計(jì)，集成電路的測試和驗(yàn)證耗費(fèi)了集成電路整個(gè)流程70～80％的人力和物力。 內(nèi)建自測試是SoC中IP核測試的一種重要方法，它是一種片上實(shí)現(xiàn)的致力于測試的電

2、路，相對(duì)于其它的可測性設(shè)計(jì)手段，內(nèi)建自測試技術(shù)有著諸多優(yōu)點(diǎn)：能夠?qū)崿F(xiàn)快速(at-speed)測試，更短的測試時(shí)間，降低對(duì)自動(dòng)測試設(shè)備(automatictest equipment，ATE)的要求等。 本文提出了一種變長重復(fù)播種內(nèi)建自測試(buih in selftest，BIST)方法，在該方法中，每個(gè)種子生成的偽隨機(jī)測試向量的個(gè)數(shù)是可變的，該方法可以有效地截去冗余偽隨機(jī)測試向量序列，減少測試施加時(shí)間，同時(shí)保持故障覆蓋率基本不

3、變，額外面積開銷也很小。將該變長重復(fù)播種BIST方法用于ISCAS85和ISCAS89電路，模擬結(jié)果表明，和等長重復(fù)播種BIST相比較，該方法平均減少近36.22％的測試時(shí)間(最多57.49％)，額外面積增加僅為2.13％。 對(duì)于SoC測試，本文提出了一種可配置的SoC測試架構(gòu)。該測試架構(gòu)中有兩種總線，一種是配置總線，用于傳輸配置位流信息；另一種是測試總線，用于傳輸測試控制指令，測試向量以及輸出測試響應(yīng)。通過配置總線傳輸?shù)呐渲梦?/p>

4、流信息，可以實(shí)現(xiàn)對(duì)測試總線的靈活配置，這樣就可以根據(jù)測試調(diào)度算法實(shí)現(xiàn)SoC中不同IP核的串并行測試；另外，該架構(gòu)也考慮了SoC中測試電路自身的測試，以及可以實(shí)現(xiàn)測試向量共享機(jī)制，該機(jī)制特別適合存儲(chǔ)器的測試，由于存儲(chǔ)器都有類似的規(guī)則結(jié)構(gòu)。由于該測試架構(gòu)對(duì)被測SoC沒有限制，所以該可配置的測試架構(gòu)具有很強(qiáng)的通用性和可復(fù)用性。 可配置SoC測試架構(gòu)中的核心模塊是配置下載與回讀電路，該電路主要完成解析由測試軟件生成的配置位流信息，并從中