基于邊界掃描的處理器測試分析與研究.pdf

1、由于奔騰處理器功能同趨復(fù)雜，性能不斷提高，處理器測試的成本和覆蓋率面臨很嚴(yán)重的挑戰(zhàn)。本項目針對處理器不同單元研究了基于邊界掃描的可測性設(shè)計方法，并開發(fā)相關(guān)測試程序，完成處理器的測試工作。 本論文一共分為七章。第一章引入了可測性設(shè)計的概念，并介紹了邊界掃描設(shè)計和IEEE1149．1標(biāo)準(zhǔn)，之后幾章的可測性設(shè)計都基于此標(biāo)準(zhǔn)進(jìn)行開發(fā)。第二章針對時序電路介紹了掃描鏈的可測性設(shè)計。掃描鏈?zhǔn)前褧r序單元前后串接然后灌入測試代碼進(jìn)行串行測試的一種

2、方法。可以有效地檢測出時序電路存在的缺陷。第三章介紹了針對處理器緩存開發(fā)的DAT測試和PBIST測試，并對兩種測試的性能進(jìn)行了比較，針對不同的緩存單元選取不同的測試方法完成測試。第四章講述了交流參數(shù)時序測試。此測試?yán)眯酒斎?、輸出管腳內(nèi)部結(jié)構(gòu)完成交流參數(shù)時序的自測試。從而解決了由于處理器外頻速度的不斷提高而由測試設(shè)備的局限所帶來的瓶頸。從而實現(xiàn)降低芯片的測試成本。第五章介紹了針對邏輯電路的結(jié)構(gòu)化功能測試。結(jié)構(gòu)化功能測試對邏輯電路進(jìn)行分