基于RRAM非易失平均7T1R靜態(tài)隨機存儲器研究.pdf

1、隨著半導(dǎo)體產(chǎn)業(yè)不斷壯大，制造工藝飛速提升使得MOS管尺寸不斷縮小，但不斷縮小的尺寸導(dǎo)致SRAM對電路制造工藝的偏差要求更加的苛刻，對于工藝波動更加敏感，性能也越發(fā)不穩(wěn)定。然而市場對于高速高性能低功耗的SRAM需求日益增加。為了滿足低功耗的市場需求，降低電源電壓技術(shù)已經(jīng)被提出，然而降低電壓將導(dǎo)致其靜態(tài)噪聲容限減小從而導(dǎo)致SRAM的穩(wěn)定性進一步降低。并且隨著SRAM單元數(shù)目的不斷增加，SRAM在靜態(tài)保持狀態(tài)下的泄漏功耗仍然不容忽視。尤其是對

2、于一些常關(guān)斷的系統(tǒng)而言泄漏功耗遠大于動態(tài)功耗時，減小泄漏功耗對于增加電池壽命至關(guān)重要。此外，對于傳統(tǒng)SRAM在系統(tǒng)電源關(guān)斷后，存儲數(shù)據(jù)會隨之消失，當(dāng)再次上電時SRAM單元存儲的信息為隨機值，無法恢復(fù)掉電前存儲的數(shù)據(jù)，這對于需要保存大量現(xiàn)場數(shù)據(jù)及各種系統(tǒng)參數(shù)的應(yīng)用系統(tǒng)來說無疑是不允許的。雖然非揮發(fā)性存儲器有掉電后保存數(shù)據(jù)的能力，但其速度慢無法替代SRAM高速高性能低功耗的優(yōu)勢。為了保留SRAM在芯片上的優(yōu)勢，許多芯片采用“雙宏結(jié)構(gòu)”(tw

3、o-macro)，該結(jié)構(gòu)包含易失性與非易失性存儲器，正常工作時與SRAM工作原理相同，在掉電時用非易失性存儲器備份SRAM數(shù)據(jù)，再次上電時由非易失性存儲器將SRAM掉電前的數(shù)據(jù)寫回SRAM，在實現(xiàn)SRAM掉電信息存儲同時保留SRAM高速高性能低功耗優(yōu)勢，然而這種方法采用逐字傳遞易失(volatile)與非易失性存儲器(nonvolatilememories)之間的數(shù)據(jù)，掉電備份與上電恢復(fù)數(shù)據(jù)速度慢，過長的掉電與上電時間不但降低了速度同時

4、可能引起數(shù)據(jù)出錯。
　　為了降低SRAM靜態(tài)保持功耗完成SRAM掉電數(shù)據(jù)存儲，本文基于阻變隨機存取存儲器(RRAM)提出幾種非易失性靜態(tài)隨機存儲器(nonvolatile SRAM)。通過仿真對比分析了幾種方案的優(yōu)缺點，首先是調(diào)節(jié)驅(qū)動管尺寸實現(xiàn)可預(yù)知SRAM上電狀態(tài)，該方案由于增加了每個單元尺寸相對于傳統(tǒng)8T2R結(jié)構(gòu)面積減小不明顯，且恢復(fù)率較低，隨后又提出打斷SRAM放電路徑實現(xiàn)可預(yù)知恢復(fù)方案，該方案節(jié)省了大量芯片面積，寫能力顯著

5、提高，但同樣恢復(fù)率較低，為此最終提出了各方面性能顯著提升的方案。該電阻非易失性存儲單元由7個晶體管和一個阻變隨機存取存儲器構(gòu)成，包含一個非易失存儲器(1T1R)和一個標準6管 SRAM單元，而在nvSRAM每一列外加一個NMOS管構(gòu)成本文提出的非易失平均7T1R nvSRAM(NVA-7T1R)。與現(xiàn)有幾種nvSRAM對比本文提出的方案具有面積小，速度快，功耗低，讀寫能力強等優(yōu)勢。每列增加的下拉尾管極大的提升了單元寫能力，與傳統(tǒng)SRAM