SoC測試中測試數(shù)據(jù)編碼壓縮方法的研究.pdf

1、集成電路行業(yè)在21世紀(jì)是屬于SoC的。在半導(dǎo)體工業(yè)進(jìn)入65nm和更小的技術(shù)以來,特征尺寸不斷減小。系統(tǒng)級芯片SoC(System on a Chip)是集成電路先進(jìn)設(shè)計(jì)和精湛工藝相結(jié)合后的新型產(chǎn)物,它可以將完整的軟件程序和硬件系統(tǒng)集成到一個(gè)超深亞微米級的芯片上。與其他工程一樣,測試也是 SoC各種關(guān)鍵技術(shù)之一,專業(yè)測試技術(shù)是保障電路芯片上乘質(zhì)量的主要技術(shù)手段。但是,隨著 SoC系統(tǒng)集成密度、結(jié)構(gòu)復(fù)雜程度和硬件運(yùn)行速度地不斷提高,測試方面

2、要直接面臨海量的測試數(shù)據(jù),使 SoC測試環(huán)節(jié)變得更加復(fù)雜,自動(dòng)測試設(shè)備ATE日益無法滿足測試需要的條件,進(jìn)一步造成測試時(shí)間的漫長和測試功耗的增大,這些都讓 SoC系統(tǒng)測試復(fù)雜程度和測試成本急劇增加,這儼然成為 SoC系統(tǒng)測試當(dāng)前面臨的最為嚴(yán)峻的挑戰(zhàn)。若能在保障測試質(zhì)量的前提下,盡可能地減少測試數(shù)據(jù),將對減少 SoC測試時(shí)間和成本有所貢獻(xiàn)。這也是本文研究內(nèi)容要到達(dá)的目標(biāo)。
　　文章詳細(xì)介紹并分析了幾種經(jīng)典的游程編碼壓縮方法,總結(jié)了這

3、些方法的優(yōu)缺點(diǎn),在此基礎(chǔ)上,提出了基于FDR碼改進(jìn)分組的SoC測試數(shù)據(jù)壓縮方法。其主要內(nèi)容有:
　　(1)本文介紹了外建自測試技術(shù)BOST(Build Off Self Test)中的多種經(jīng)典測試數(shù)據(jù)編碼壓縮方案,著重分析了游程編碼壓縮方案。
　　(2)本文提出按照游程長度最大化原則的無關(guān)位賦值方法。根據(jù)原始測試數(shù)據(jù)中無關(guān)位附近相鄰位的分布情況,確定賦予無關(guān)位為何值,為下一步的數(shù)據(jù)編碼壓縮做準(zhǔn)備。
　　(3)本文提出基