基于FPGA的無相位截斷誤差DDS的設(shè)計.pdf

1、近二十年來，隨著微電子技術(shù)的發(fā)展，對信號頻率的穩(wěn)定度和精確度的要求越來越高。在通信、儀表、雷達、宇航等應(yīng)用領(lǐng)域往往需要在一定的頻率范圍內(nèi)能提供一系列穩(wěn)定準(zhǔn)確的頻率，傳統(tǒng)的振蕩器已經(jīng)不能滿足需求。頻率合成技術(shù)得以出現(xiàn)并得到迅速發(fā)展和廣泛的運用。
　　目前，常用的頻率合成技術(shù)主要有：直接頻率合成技術(shù)、間接頻率合成技術(shù)、直接數(shù)字頻率合成技術(shù)(Direct Digital Frequency Synthesis，即DDFS，一般簡稱DDS

2、)。DDS采用全數(shù)字技術(shù)，主要由相位累加器、ROM查找表、DAC和低通濾波器組成。DDS具有頻率分辨率高、輸出頻點多、頻率轉(zhuǎn)換快等諸多優(yōu)點，其開創(chuàng)式的全數(shù)字結(jié)構(gòu)，為頻率合成提供了一種重要的設(shè)計方式，因而DDS也被稱為第三代頻率合成技術(shù)。
　　文章首先詳細敘述了DDS的原理和結(jié)構(gòu)，歸納出DDS的優(yōu)點及其存在雜散抑制差的問題。在此基礎(chǔ)上，對理想DDS頻譜進行了分析，并對相位截斷誤差和幅度量化誤差所引入的雜散頻譜進行計算與分析以及對DA

3、C非理想性轉(zhuǎn)換進行了定性分析，然后提出了幾種比較實用的雜散抑制方法。然后，基于前面的分析，提出了一種通過改進ROM結(jié)構(gòu)以及查找表機制的無相位截斷誤差DDS設(shè)計方案，對改進方案進行了建模仿真，分析其可行性。最后，基于FPGA設(shè)計了相位累加器位數(shù)24，幅度量化位數(shù)為10的無相位截斷誤差DDS。并對該DDS在系統(tǒng)時鐘頻率為50MHz，頻率控制字為671088，輸出頻率為2MHz的輸出數(shù)據(jù)進行了仿真測試。
　　仿真結(jié)果顯示其最大雜散噪聲強