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文檔簡介
1、隨著微電子技術(shù)的不斷發(fā)展,高性能微處理器設(shè)計(jì)變得更加復(fù)雜,而占微處理器芯片總面積70%的存儲系統(tǒng)是微處理器中最為核心的部分。高速緩沖存儲結(jié)構(gòu)是其中最重要的設(shè)計(jì)之一。微處理器的高速緩沖存儲器主要采用兩級緩沖結(jié)構(gòu),分別是第一級高速緩存(L1 Cache)和第二級高速緩存(L2 Cache)。L1 Cache的速度與CPU運(yùn)行的速度相當(dāng),但容量小(16KB~32KB,單個(gè)存儲體的容量為4KB)。L2 cache作為芯片處理器存儲通路的中樞,不
2、僅是CPU核CorePac吞吐數(shù)據(jù)的關(guān)鍵通路,同時(shí)也是CorePac與其它核間實(shí)現(xiàn)數(shù)據(jù)共享的接口。因此L2 cache的性能對芯片整體性能的影響是十分重大的。提高L2 cache的性能可以顯著提高微處理器的性能。L2 cache容量較大(512KB~1MB),單個(gè)存儲體的容量可達(dá)16KB),速度比L1 Cache低(比L1 Cache速度降低1.5~3倍)。而讀電路是存儲體(SRAM)的關(guān)鍵路徑,所以優(yōu)化關(guān)鍵路徑上的延時(shí)可以有效提高存儲
3、器的時(shí)序性能,因此大容量高性能低功耗的存儲體(SRAM)成為L2 Cache設(shè)計(jì)者追求的目標(biāo)。
本文首先對傳統(tǒng)結(jié)構(gòu)SRAM的電路深入研究,隨著工藝節(jié)點(diǎn)降低,傳統(tǒng)的6管存儲單元的穩(wěn)定性問題日益凸顯,也是當(dāng)今6管單元存儲單元SRAM設(shè)計(jì)面臨的主要瓶頸,隨著讀寫分離存儲單元的出現(xiàn),存儲單元讀寫穩(wěn)定性提高,讀寫噪聲容限增大。其中8管存儲單元在高性能低功耗和高可靠性方面最具有發(fā)展?jié)摿Α?br> 其次本文對典型的單端口敏感放大電路進(jìn)行研
4、究分析表明,全擺幅的多米諾(Domino)單端口敏放結(jié)構(gòu)隨著存儲器深度的增加,功耗延時(shí)都明顯惡化。偽差分敏放電路和耦合電容單端敏放受PVT變化易產(chǎn)生影響,可控性和穩(wěn)定性差。且后者有較大的耦合電容,占用較大版圖面積。結(jié)合傳統(tǒng)結(jié)構(gòu)的問題,本論文提出基于TBP(Trip Bit-line Point,TBP)結(jié)構(gòu)的單端口敏感放大電路,以其較低的位線(BL)預(yù)充電壓,使功耗得到大幅改善,隨著存儲器容量增大,性能和功耗沒有明顯的惡化,在各種工藝拐
5、角下性能穩(wěn)定,可靠性高。
最后從性能和功耗兩個(gè)方面出發(fā),采用全定制的設(shè)計(jì)方法,在65nm工藝下,基于TBP單端口敏放結(jié)構(gòu),分析并設(shè)計(jì)了一款適用于L2 cache的存儲體,采用的是8管結(jié)構(gòu)存儲單元,其容量為16KB。在功能正確的前提下,具有較高的讀性能,較低的功耗,較高可靠性。版圖后的仿真結(jié)果表明,在典型的工藝拐角(TT corner)下,新型敏放結(jié)構(gòu)存儲器與傳統(tǒng)商用compiler生成的相同容量的存儲器相比,以犧牲37.65%
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