低功耗抗串擾總線編碼研究與物理設計.pdf_第1頁
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文檔簡介

1、在以 IP復用技術為主要設計方法的SoC芯片中各個 IP模塊間的通信需要高速、穩(wěn)定的總線通信結構，然而隨著集成電路工藝及規(guī)模的不斷發(fā)展，深亞微米下的總線設計面臨著高功耗，高串擾延遲以及可靠性低等問題，嚴重限制著芯片的整體性能?？偩€編碼技術可以有效降低總線傳輸功耗，抑制惡性串擾的產(chǎn)生，同時可以檢測并糾正誤碼的發(fā)生，有效提高總線傳輸?shù)男阅芗翱煽啃浴?br>　　在這樣的研究背景下，本文對低功耗總線編碼技術及抗串擾總線編碼技術進行了深入研究。首

2、先在研究國內(nèi)外總線編碼算法發(fā)展的基礎上，歸納總結了深亞微米總線的功耗分析模型和延時模型，分析了總線串擾信號對總線信號傳輸?shù)挠绊?。接著，介紹并分析了幾種經(jīng)典的低功耗編碼以及串擾抑制編碼的基本原理及算法，并針對各編碼應用的結合介紹了統(tǒng)一的總線編碼框架理論。
　　最后，本文將 FPC抗串擾編碼算法與 BI低功耗編碼算法進行結合，提出了FPC-BI低功耗抗串擾總線編碼方案，并對32位 FPC-BI編解碼電路進行邏輯設計、模擬仿真，驗證其功

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