SOC中的連線模型與面向布局布線的設(shè)計方法及時延-功耗優(yōu)化方法研究.pdf_第1頁
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文檔簡介

1、　　本文主要針對SOC中的連線模型以及從連線設(shè)計角度對版圖設(shè)計中的時延、功耗以及設(shè)計方法進行研究?！　∩顏單⒚坠に囅逻B線時延是引起時序收斂問題的主要原因，在芯片的設(shè)計初期就要考慮連線設(shè)計對芯片性能的影響。為了能盡早地對連線時延進行分析和優(yōu)化，提出了一種從庫中提取數(shù)據(jù)構(gòu)建針對具體工藝、具體庫的連線時延模型的方法。以/UMC/0.18μm工藝下的VST(VirtualSiliconTechnology)庫為例，在創(chuàng)建計算簡單方便又非常精確

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