系統(tǒng)芯片核聯(lián)合測(cè)試優(yōu)化技術(shù).pdf

1、隨著集成電路設(shè)計(jì)技術(shù)及制造工藝的不斷發(fā)展,集成電路已經(jīng)進(jìn)入了系統(tǒng)芯片(System on Chip,SoC)時(shí)代。然而隨著SoC集成的芯核數(shù)目的增多,芯核結(jié)構(gòu)復(fù)雜性的提高,測(cè)試數(shù)據(jù)量的膨脹等,為SoC的測(cè)試帶來(lái)更大的挑戰(zhàn)。測(cè)試是芯片產(chǎn)品規(guī)?；a(chǎn)的重要環(huán)節(jié),其目標(biāo)是檢測(cè)芯片在制造過(guò)程中引起的電路故障。VLSI測(cè)試方法主要有基于ATE的外部測(cè)試、內(nèi)建自測(cè)試(Built-InSelf-Test,BIST)和基于測(cè)試資源劃分(Test Res

2、ource Partition,TRP)的優(yōu)化測(cè)試。目前,基于嵌入式芯核的SoC測(cè)試技術(shù)已經(jīng)成為學(xué)術(shù)界研究熱點(diǎn)。本學(xué)位論文在綜述SoC測(cè)試?yán)碚摷瓣P(guān)鍵技術(shù)基礎(chǔ)的前提下,重點(diǎn)針對(duì)SoC多芯核聯(lián)合測(cè)試和SoC芯核層次化并行測(cè)試,開(kāi)展創(chuàng)新的技術(shù)研究。
　　 平衡劃分芯核測(cè)試鏈可以降低芯核測(cè)試應(yīng)用時(shí)間,論文針對(duì)測(cè)試訪問(wèn)機(jī)制(TAM)約束的硬核測(cè)試鏈劃分問(wèn)題,應(yīng)用最佳適應(yīng)遞減算法BFD,可以生成更加平衡的芯核測(cè)試鏈。論文以最小化SoC測(cè)試應(yīng)

3、用時(shí)間為目標(biāo),構(gòu)建了一種可重配置的多芯核串行聯(lián)合掃描測(cè)試結(jié)構(gòu),實(shí)現(xiàn)多個(gè)芯核測(cè)試向量的聯(lián)合掃描。實(shí)驗(yàn)將建議方案結(jié)合BFD算法應(yīng)用于典型ITC’02 SoC測(cè)試基準(zhǔn)電路,結(jié)果表明,與現(xiàn)有的芯核獨(dú)立測(cè)試相比,有效降低SoC測(cè)試應(yīng)用時(shí)間。
　　 為了解決層次化芯核的并行測(cè)試問(wèn)題,論文通過(guò)擴(kuò)展標(biāo)準(zhǔn)測(cè)試盒結(jié)構(gòu),給出一種新的子核測(cè)試盒結(jié)構(gòu),該結(jié)構(gòu)與兩個(gè)測(cè)試訪問(wèn)機(jī)制(TAM)相連接的:1)子核的測(cè)試訪問(wèn)機(jī)制(TAM),為子核傳遞測(cè)試激勵(lì):2)父