片上系統(tǒng)芯片（SoC）的CP測(cè)試程序優(yōu)化及良率提升.pdf

1、在進(jìn)入納米科技的今天，片上系統(tǒng)芯片(SoC)已經(jīng)大量出現(xiàn)，多個(gè)功能模塊集合在一個(gè)芯片里，結(jié)合工藝水平的不斷進(jìn)步，從而成功的實(shí)現(xiàn)集成電路更小更快的目標(biāo)。一般而言，片上系統(tǒng)芯片SOC生產(chǎn)的各個(gè)環(huán)節(jié)均具高成本性，包括晶圓，測(cè)試和封裝。 因?yàn)槠湓O(shè)計(jì)功能的復(fù)雜性，所以它的測(cè)試也是相當(dāng)?shù)木哂刑魬?zhàn)性，SOC測(cè)試一般包括兩個(gè)部分，即裸晶測(cè)試(CP)和封裝后測(cè)試(FT)。也是因?yàn)樗母叱杀拘?，所以如何?yōu)化CP測(cè)試程序也就顯得日益重要，一個(gè)好的CP

2、測(cè)試程序才能保證在最低的測(cè)試時(shí)間里既不會(huì)誤殺(over-rejecting)好的芯片造成晶圓成本損失，也不會(huì)誤放(under—rejecting)壞的芯片造成封裝成本損失：而且SOC的測(cè)試包括很多的高頻和模擬信號(hào)測(cè)試，因此一個(gè)好的CP程序必須具備很高的穩(wěn)定性，才能便于測(cè)試廠生產(chǎn)控制。 而SOC通常具有非常多的門級(jí)，一般也會(huì)采用比較先進(jìn)的工藝，晶圓成本也就價(jià)值不菲了。良率，即Yield=完好的芯片數(shù)／每片晶圓上所有的芯片數(shù)，好的良

3、率才能帶來(lái)高的利潤(rùn)，可是SOC因?yàn)槠潆娐返膹?fù)雜，良率提升往往也不易實(shí)現(xiàn)，手段非常有限，因此好的SOC設(shè)計(jì)都必須考慮到了后面的失效分析，提供一些特殊的測(cè)試的手段來(lái)幫助工廠盡快找到失效的原因，從而快速提升良率，而用SOC中內(nèi)嵌式SRAM的故障失效分析就是一種非常有效的方法。 本論文基于一塊無(wú)線通訊芯片，通過(guò)上面兩個(gè)方面的努力，最終讓我們工廠可以幫助設(shè)計(jì)公司用最低的成本取的最優(yōu)化的穩(wěn)定的產(chǎn)品良率。 第一章簡(jiǎn)單介紹SOC的CP測(cè)