基于DSP-FPGA的捷聯(lián)導(dǎo)航計(jì)算機(jī)研究.pdf

1、導(dǎo)航計(jì)算機(jī)作為捷聯(lián)慣導(dǎo)系統(tǒng)的核心處理器，需要完成數(shù)據(jù)接收解算，與外部實(shí)時(shí)通信，其數(shù)據(jù)處理的性能和速度直接影響著導(dǎo)航解算以及誤差補(bǔ)償?shù)倪x取，在捷聯(lián)慣導(dǎo)系統(tǒng)的應(yīng)用中有著重要的作用。與此同時(shí)，新的應(yīng)用領(lǐng)域?qū)萋?lián)慣導(dǎo)系統(tǒng)新的要求，也要求導(dǎo)航計(jì)算機(jī)向低成本、低功耗、高精度方向發(fā)展。用DSP作為CPU是嵌入式系統(tǒng)的研究熱點(diǎn)，也是微小型導(dǎo)航計(jì)算機(jī)的研究方向之一。由于DSP的外部接口很少，不能滿足數(shù)據(jù)采集的需要，這就要求對(duì)DSP外部進(jìn)行接口的擴(kuò)展。經(jīng)過(guò)

2、綜合考慮系統(tǒng)的性能、小型化，靠性等因素，采用了DSP＋FPGA的設(shè)計(jì)方案。
　　 論文首先根據(jù)捷聯(lián)導(dǎo)航計(jì)算機(jī)應(yīng)用要求，提出了基于DSP和FPGA的捷聯(lián)導(dǎo)航計(jì)算機(jī)系統(tǒng)方案。該方案是以DSP作為處理器，由FPGA實(shí)現(xiàn)輸入輸出等外圍接口，完成對(duì)IMU信號(hào)的采集和緩存、串行口的擴(kuò)展等功能；DSP通過(guò)EMIF接口實(shí)現(xiàn)和FPGA通信，基礎(chǔ)上設(shè)計(jì)完成了系統(tǒng)的硬件原理圖。然后論文重點(diǎn)進(jìn)行了采用FPGA實(shí)現(xiàn)ADC采樣控制器、FIFO緩存、異步串行

3、通訊接口的設(shè)計(jì)，并對(duì)各功能模塊進(jìn)行了時(shí)序仿真驗(yàn)證。論文中所有接口設(shè)計(jì)使用Verilog語(yǔ)言設(shè)計(jì)。其次，利用TI公司的DSP集成開(kāi)發(fā)環(huán)境和DSP/BIOS準(zhǔn)實(shí)時(shí)操作系統(tǒng)開(kāi)發(fā)多任務(wù)系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實(shí)時(shí)操作系統(tǒng)提供的多任務(wù)機(jī)制，將采集處理按照功能劃分三個(gè)相對(duì)獨(dú)立的任務(wù)，這些任務(wù)在DSP/BIOS的調(diào)度下，按照用戶指定的優(yōu)先級(jí)運(yùn)行，大大提高系統(tǒng)的工作效率。然后完成了自動(dòng)加載程序的設(shè)計(jì)和使用。最后，對(duì)導(dǎo)航計(jì)算機(jī)系統(tǒng)進(jìn)行

4、了聯(lián)合調(diào)試工作，并對(duì)各個(gè)模塊進(jìn)行了詳細(xì)的功能測(cè)試與驗(yàn)證，完成了捷聯(lián)導(dǎo)航計(jì)算機(jī)系統(tǒng)的制作。
　　 高速浮點(diǎn)DSP作為導(dǎo)航處理器，F(xiàn)PGA作為外設(shè)接口單元，使DSP專注于復(fù)雜的導(dǎo)航解算，提高了系統(tǒng)效率和速度。Verilog語(yǔ)言描述的設(shè)計(jì)模塊作為IP核可重用，修改升級(jí)靈活。同時(shí)，硬件實(shí)現(xiàn)帶有緩存的高速ADC信號(hào)采集控制具有不占用CPU資源、運(yùn)行速度快的特點(diǎn)。
　　 FPGA可重新編程、Verilog模塊可重用，因此用FPGA設(shè)