邊界掃描板級(jí)測(cè)試技術(shù)的研究及SOPC實(shí)現(xiàn).pdf

1、隨著大規(guī)模集成電路的不斷發(fā)展,尤其是表面貼裝(SMT)技術(shù)的出現(xiàn),基于探針傳統(tǒng)的測(cè)試方法很難滿(mǎn)足新的發(fā)展要求。邊界掃描技術(shù)就在這種環(huán)境下應(yīng)運(yùn)而生,在器件管腳插入的邊界掃描單元相當(dāng)于設(shè)置了施加激勵(lì)和觀測(cè)響應(yīng)的虛擬探頭,提高了數(shù)字系統(tǒng)的可觀與可控性。然而非完全邊界掃描電路板的廣泛存在,給邊界掃描測(cè)試帶來(lái)了很大困難。同時(shí)隨著電路系統(tǒng)的復(fù)雜度越來(lái)越高,測(cè)試矢量的生成和加載也隨之增多,從而導(dǎo)致邊界掃描的測(cè)試效率大大下降。本文針對(duì)這兩大關(guān)鍵問(wèn)題進(jìn)行

2、邊界掃描測(cè)試的研究,提出板級(jí)測(cè)試的解決方案。結(jié)合傳統(tǒng)邊界掃描測(cè)試設(shè)備測(cè)試矢量加載的瓶頸,采用可編程片上系統(tǒng)(SOPC)技術(shù)提供靈活、高效的片上系統(tǒng)的解決方案,研制新型的邊界掃描測(cè)試系統(tǒng)平臺(tái),提供合理的性能組合,提高邊界掃描測(cè)試的效率。首先,針對(duì)板級(jí)測(cè)試中存在的問(wèn)題,從邊界掃描測(cè)試的數(shù)學(xué)模型、板級(jí)電路的故障模型及特征矩陣等方面研究邊界掃描的板級(jí)測(cè)試,提出板級(jí)測(cè)試的解決方案,包括完備性測(cè)試、互連測(cè)試以及簇測(cè)試,達(dá)到優(yōu)化電路板的可測(cè)性和測(cè)試矢

3、量的效果。其次,從邊界掃描技術(shù)的基本原理入手,分析邊界掃描測(cè)試的物理基礎(chǔ)、邊界掃描的測(cè)試指令及測(cè)試相關(guān)的標(biāo)準(zhǔn),根據(jù)提出的解決方案給出新型邊界掃描測(cè)試系統(tǒng)平臺(tái)整體的實(shí)現(xiàn)方案。然后,結(jié)合USB總線(xiàn)技術(shù),采用虛擬儀器思想研制基于SOPC的邊界掃描控制器,把JTAG協(xié)議轉(zhuǎn)換和控制器大部分功能模塊集成在一個(gè)可編程片上系統(tǒng)上,達(dá)到優(yōu)化測(cè)試設(shè)備結(jié)構(gòu)的效果。設(shè)計(jì)開(kāi)發(fā)IEEE1149.1測(cè)試總線(xiàn)控制器IP核,實(shí)現(xiàn)JTAG協(xié)議的自動(dòng)轉(zhuǎn)換。最后,通過(guò)可測(cè)性技