高性能浮點(diǎn)乘加部件的VISI結(jié)構(gòu)設(shè)計(jì).pdf

1、高性能處理器越來越廣泛的應(yīng)用于國計(jì)民生的各個(gè)領(lǐng)域，而浮點(diǎn)運(yùn)算單元是直接影響處理器的性能高低的關(guān)鍵功能部件，其中浮點(diǎn)乘加部件又是浮點(diǎn)運(yùn)算單元的重要組成部分，其復(fù)雜的結(jié)構(gòu)和廣泛的應(yīng)用使其成為處理器研究中的一個(gè)焦點(diǎn)。
　　 本文在實(shí)現(xiàn)T.lang低延遲浮點(diǎn)融合乘加部件算法的基礎(chǔ)上，對(duì)部分關(guān)鍵模塊的算法及邏輯實(shí)現(xiàn)上進(jìn)行了改進(jìn)，實(shí)現(xiàn)了一個(gè)支持IEEE-754標(biāo)準(zhǔn)的面積敏感的高性能浮點(diǎn)乘加部件。論文的具體研究工作如下:
　　 1)去

2、除尾數(shù)乘法操作的冗余。尾數(shù)乘的部分積壓縮過程中存在大量的冗余，這些冗余嚴(yán)重的影響到了整個(gè)乘加部件的最終面積，本文在經(jīng)過充分分析各種華萊士樹（wallace）壓縮結(jié)構(gòu)的具體算法后，選擇了一種合理的算法，并通過合理的處理錯(cuò)位、忽略填充0的低位、刪除多余的高位等措施來優(yōu)化電路結(jié)構(gòu)。在SMIC0.13μm的工藝下，對(duì)這種結(jié)構(gòu)用Design Compiler工具進(jìn)行邏輯綜合，綜合結(jié)果顯示尾數(shù)乘模塊的面積減小了18％。
　　 2)浮點(diǎn)乘加部