JTAG的設(shè)計與研究.pdf

1、邊界掃描技術(shù)是符合IEEE規(guī)范的一種測試方法，JTAG設(shè)計的實現(xiàn)降低了測試的復(fù)雜度、提高了質(zhì)量及縮短面市時間。適合進行超大規(guī)模集成電路的測試。同時，JTAG以采用更小的體積而提供更強的功能的優(yōu)勢，主要應(yīng)用到集成電路設(shè)計和測試驗證的開發(fā)研究方面，但實現(xiàn)邊界掃描技術(shù)需要超出7﹪的附加芯片面積，同時增加了連線數(shù)目，且工作速度有所下降，這些問題有待解決。 本文通過對JTAG標準和技術(shù)內(nèi)容的研究，對JTAG在SoC器件中的應(yīng)用結(jié)構(gòu)進行了分

2、析，提出了相應(yīng)的簡化措施，以此為據(jù)，設(shè)計了可用于芯片測試的嵌入式JTAG模塊(IP軟核)，所設(shè)計的JTAG模塊具有結(jié)構(gòu)簡單、技術(shù)齊全、支持廣泛、測試設(shè)計靈活、高精度故障定位等特征，可廣泛用于SoC器件的設(shè)計。本文通過一定的理論研究，給出了一種實現(xiàn)JTAG結(jié)構(gòu)的具體方法，首次分析了如何選擇掃描鏈的數(shù)量與長度的方法與原則，并對測試功耗進行了分析。本文的特點是緊扣IEEEl149.1標準，并對JTAG進行RTL級建模和仿真以及首次對JTAG指